Advanced CMOS Scaling: FinFET to GAA and CFET | 2026 L14

Advanced CMOS Scaling: FinFET to GAA and CFET | 2026 L14

par Prof. Tian-Li Wu

Sciences formelles & physiques Ingénierie & Technologies TJFGénie électroniqueTJFDDispositifs électroniques et matériels
🎙 Prof. Tian-Li Wu 👥 11K 📅 3 juin 2026 ⏱ 75 min 👁 2K 📄 cours magistral 🧭 2026-08-16
Disponible en : Français (actuel) English

Mots-clés

scaling CMOSeffets de canal courtcontrôle électrostatiquenanofeuilletsCFET

Résumé

Ce cours magistral, donné par le professeur Tian-Li Wu de l’Université Nationale Yang Ming Chiao Tung, explore les limites du transistor MOSFET planaire et les architectures avancées qui permettent de poursuivre la loi de Moore. Il commence par rappeler les équations fondamentales du courant de drain et les principes du scaling constant. Ensuite, il détaille les effets de canal court qui freinent la miniaturisation : la réduction de la tension de seuil, l’abaissement de barrière induit par le drain (DIBL), la dégradation de la pente sous le seuil (SS), et la fluctuation du dopage aléatoire. La limite fondamentale de 60 mV/décade imposée par la statistique de Boltzmann est expliquée, ainsi que les stratégies pour la contourner (réduction de la capacité de déplétion, transistors à effet tunnel, capacité négative). Le cours présente ensuite l’architecture FinFET, ses avantages en termes de contrôle électrostatique et ses limitations (largeur de fin quantifiée, rapport d’aspect, effets parasites). Il introduit les transistors à nanofeuillets (GAA) qui offrent un contrôle sur les quatre côtés du canal et permettent une largeur de canal continue. Enfin, il aborde le CFET, une intégration verticale de transistors complémentaires, et discute des défis de fabrication et des perspectives de la feuille de route technologique. Des exemples concrets de production (Intel, Samsung, TSMC) illustrent les propos.

213 mots

Évaluation critique

Valeur des informations & solidité de l’argumentation

La valeur des informations est très élevée : le cours fournit une explication approfondie et structurée des concepts fondamentaux du scaling CMOS, des équations physiques aux considérations technologiques. L’argumentation est solide, s’appuyant sur des démonstrations mathématiques, des schémas de bandes d’énergie et des données industrielles. Le professeur relie systématiquement les concepts théoriques aux défis pratiques de fabrication, ce qui renforce la crédibilité du discours. La progression logique, des limites du planaire aux architectures avancées, est claire et pédagogique.

Rigueur scientifique, qualité des sources, adéquation du titre

La rigueur scientifique est exemplaire : les équations sont correctement dérivées et les phénomènes physiques sont expliqués avec précision. Les sources citées sont principalement des références académiques et industrielles (publications de l’IEEE, données de Samsung, TSMC, Intel). Le titre est en adéquation parfaite avec le contenu. Aucune source externe n’est fournie dans la description, mais le cours s’appuie sur des connaissances établies et des données publiques. Les commentaires ne sont pas fournis, donc aucune analyse des tendances du public n’est possible.

174 mots

Adéquation titre / contenu

Le titre correspond parfaitement au contenu : la conférence traite en détail de l'évolution du scaling CMOS, des FinFET aux architectures GAA et CFET.

Qualité & fiabilité

8/10

Cours magistral universitaire de niveau avancé, présenté par un professeur spécialiste du domaine. Les explications sont rigoureuses et s'appuient sur des équations physiques fondamentales et des données industrielles récentes. La fiabilité est élevée, mais le format de cours ne permet pas une vérification exhaustive des sources.

Moments clés

Repères établis par PSI à partir de la transcription : le créateur n'a pas défini de chapitres.

Sources citées

  • NYCU Course Timetable — Lien vers le planning des cours de l'université, mentionné dans la description de la vidéo.

Sources concordantes

  • Intel 22nm Tri-Gate Transistor — Annonce officielle d'Intel sur la technologie Tri-Gate, mentionnée dans le cours.
  • Samsung 3nm GAA Technology — Communiqué de presse de Samsung sur la production en volume de ses puces 3nm GAA.
  • TSMC N2 Technology — Page officielle de TSMC décrivant sa technologie N2 à nanofeuillets.

Apport & nouveautés

Ce cours apporte une synthèse actualisée des architectures de transistors avancées, en reliant les principes physiques fondamentaux aux dernières innovations industrielles. Il met en lumière les compromis entre contrôle électrostatique, densité d’intégration et performances, et discute des défis de fabrication à venir. La présentation du CFET comme évolution future est particulièrement pertinente.

Pour aller plus loin :

  • Transistor à effet de champ à nanofeuillets — Article Wikipédia détaillant les architectures multigrilles, dont les nanofeuillets.
  • Loi de Moore — Article Wikipédia expliquant la loi de Moore et ses limites.
  • Effet de canal court — Article Wikipédia sur les effets de canal court dans les MOSFET.
  • Transistor à effet tunnel — Article Wikipédia sur les TFET, une alternative pour franchir la limite de 60 mV/décade.
  • Capacité négative — Article Wikipédia sur la capacité négative et son application dans les transistors.

138 mots

Profil radar

Le profil radar montre un niveau technique très élevé, avec une quantité et une qualité d'information importantes. La fiabilité est également bien notée, reflétant la rigueur académique du cours. Le seul point potentiellement plus faible est l'adéquation du titre, mais il est ici parfait, ce qui donne un profil équilibré.

Fiabilité 8/10